Progettazione digitale di SDRAM in Verilog [Italian]

Progettare una memoria dinamica ad accesso casuale sincrono (SDRAM) da 8 MB x 16 x 4-BAnk (512 MB) utilizzando il linguaggio di descrizione hardware Verilog, che pu? essere utilizzato in qualsiasi applicazione basata sulla memoria. Oggi i computer, cos? come altri sistemi elettronici che richiedono grandi quantit? di memoria, utilizzano le DRAM come memoria di base . Grazie all'esclusiva struttura a celle di transistor delle DRAM, ? possibile costruire reti di memoria estremamente dense in un singolo dispositivo che occupa un ingombro relativamente ridotto. Le DRAM convenzionali sono controllate in modo asincrono e richiedono che il progettista del sistema inserisca manualmente gli stati di standby per soddisfare le specifiche del dispositivo. I tempi di sincronizzazione dipendono dalla velocit? della DRAM e sono indipendenti dalla velocit? del bus di sistema. Queste limitazioni della sincronizzazione hanno portato allo sviluppo della SDRAM, che ? in gran parte una DRAM veloce con un'interfaccia sincrona ad alta velocit?. I segnali di ingresso/uscita e di controllo sono sincronizzati con un clock esterno, rendendo disponibili nuove opzioni per il progettista. I circuiti di interfaccia semplificati e il throughput dei dati ad alta larghezza di banda possono essere ottenuti con le SDRAM rispetto alle DRAM convenzionali.