Conception numérique de SDRAM sur Verilog [French]

Concevoir une m?moire dynamique synchrone ? acc?s al?atoire (SDRAM) de 8 MB x 16 x 4-BAnk (512 MB) en utilisant le langage de description du mat?riel Verilog, qui peut ?tre utilis? dans n'importe quelle application bas?e sur la m?moire. Aujourd'hui, les ordinateurs, ainsi que d'autres syst?mes ?lectroniques qui n?cessitent de grandes quantit?s de m?moire, utilisent des DRAM pour la m?moire de base. En raison de la structure unique des cellules de transistor de la DRAM, des r?seaux de m?moire extr?mement denses peuvent ?tre construits dans un seul dispositif occupant un encombrement relativement faible. La DRAM conventionnelle est contr?l?e de mani?re asynchrone, ce qui oblige le concepteur du syst?me ? ins?rer manuellement les ?tats de veille pour r?pondre aux sp?cifications du dispositif. La synchronisation d?pend de la vitesse de la DRAM et est ind?pendante de la vitesse du bus syst?me. Cesont ces limitations de la synchronisation qui ont conduit au d?veloppement de la SDRAM. La SDRAM est en grande partie une DRAM rapide avec une interface synchrone ? grande vitesse. Les signaux d'entr?e/sortie et de contr?leur sont synchronis?s avec une horloge externe, ce qui offre de nouvelles options au concepteur. Des circuits d'interface simplifi?s et un d?bit de donn?es ?lev? peuvent ?tre obtenus en utilisant la SDRAM par rapport ? la DRAM conventionnelle.